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CXL 2.0 VIP解决方案具备内置覆盖率分析、验证计划、内存感知调试和性能分析等的功能 加利福尼亚山景城2020年12月18日 /美通社/ -- 新思科技（Synopsys,...

新思科技与英特尔开展合作，以实现新思科技用于PCI Express 5.0系统（PCIe 5.0）的DesignWare控制器和PHY IP与英特尔未来Xeon可扩展处理器之间的成功系统级互操作性。全系统互操作性是新思科技和英特尔持续合作中的一个重要里程碑，可让整个产业生态系统放心使用两家公司的成熟技术，以加速开发其在高性能计算和人工智能应用中基于PCIe 5.0的产品。新思科技用于PCIe 5.0 的DesignWare IP已获得各主要市场领域客户100多次的采用和验证，与业界其他解决方案相比，可提供最低的延迟和最高的吞吐量IP。

新思科技与Nestwave达成合作，将Nestwave的软核GPS导航IP与新思科技的DesignWare® ARC®物联网通信IP子系统相结合，形成一个完整的低功耗全球导航卫星系统(GNSS)解决方案，并集成到物联网调制解调器中。这项合作将为设计人员提供高效节能、高精度的GPS解决方案，适用于以电池供电的设备，且无需购买专用的GNSS芯片。

新思科技宣布其 DesignWare® CXL 控制器 IP 现已支持 AMBA® CXS 协议，能够高效接入最新的、具有高度可扩展性的 Arm® Neoverse™ 相干网状网络，从而为一系列高性能计算、数据中心和网络片上系统 (SoC) 提供优化的多芯片 IP 堆栈。 DesignWare CXL IP 支持 AMBA CXS 协议，以实现与可扩展 Arm Neoverse 相干网状网络的无缝集成。新思科技 CXL IP 以 32GT/s 的速度运行，数据宽度为 512 位，支持所有必需的 CXL 协议和设备类型，以满足具体应用要求。该业内首款 CXL IP 整体解决方案包含可配置的控制器、采用 FinFET 工艺的 32GT/s PHY 以及验证 IP。

新思科技与SiMa.ai开展合作，将其机器学习推理技术大规模引入嵌入式边缘设备。通过此次协作，SiMa.ai采用新思科技的DesignWare® IP、Verification Continuum®平台和Fusion Design Platform™进行MLSoC™开发。MLSoC是针对自动驾驶、监控和机器人等特殊计算机视觉应用而专门设计的平台。

新思科技与GLOBALFOUNDRIES®（GF®）开展合作，开发用于GF的12LP+ FinFET解决方案的广泛DesignWare® IP产品组合，包括USB4/3.2/DPTX/3.0/2.0、PCIe 5.0/4.0/2.1、Die-to-Die HBI以及112G USR/XSR、112G Ethernet、DDR5/4、LPDDR5/4/4X、MIPI M-PHY、模拟到数字转换器和一次性可编程（OTP）非易失性存储器（NVM）IP。DesignWare IP核经过优化，可满足GF12LP+解决方案中云计算和AI芯片对高带宽内存吞吐量和可靠高性能连接的需求。此次合作标志着两家公司之间长期成功合作的又一重要里程碑。

新思科技宣布DesignWare® ARC® EM22FS功能安全处理器已获得认证，完全符合ISO 26262汽车安全完整性等级(ASIL) D级标准，满足随机硬件故障检测和系统功能安全开发流程要求。完全符合标准意味着客户能够基于此加速其对于汽车安全极为重要的SoC的开发和评估，以符合ISO 26262标准的随机性和系统性要求。

DSP集团选用DesignWare ARC EM5D处理器，是看重其高效的控制和信号处理能力.DSP集团的DBMC2-TWS将强大的混合ANC处理和高级音频功能集成于单个紧凑的低功耗设备.用户可对可扩展的DSP增强型ARC EM处理器系列进行量身定制，以实现性能、功耗和面积的最佳平衡.

重点： Chelsio选择新思科技的DesignWare 56G以太网PHY IP核来加速其针对智能网卡和服务器应用的高速以太网适配器的开发 具有优化Floorplan的DesignWare...

新思科技（Synopsys, Inc.,纳斯达克股票代码：SNPS）近日宣布，NVIDIA的网络业务部门Mellanox将采用经验证的DesignWare® DDR5/4 PHY IP核，以满足其针对高性能计算和人工智能应用的InfiniBand网络芯片不断变化的内存需求。高质量DesignWare DDR PHY IP核为NVIDIA提供无与伦比的性能、延迟和电源效率。DDR PHY支持DDR5/4的每个通道多个DIMM，满足NVIDIA的网络数据速率和内存容量要求。基于固件的现场可升级训练可提高通道的稳定性和可靠性，并且有助于算法更新，从而降低采用新内存协议的风险。