新闻中心

以下新思科技新闻稿按照时间顺序排列,最新的排在最前。请使用下方工具凭年份、分类和关键词搜索新闻稿。为了其他搜索选项,请使用高级搜索。

高级搜索
  • 8月03日, 2020年
    VCS为超过500亿个晶体管的设计带来最高的验证吞吐量

    新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)今天宣布,Graphcore采用新思科技基于Verdi®调试的VCS®仿真解决方案,验证其最近推出Colossus™...

  • 7月23日, 2020年
    该平台将提供新思科技具有云上扩展性的Fusion Design、Custom Design和Verification Continuum等产品

    新思科技(Synopsys, Inc. , 纳斯达克股票代码:SNPS)近日宣布,作为行业领先合作伙伴和Samsung...

  • 7月22日, 2020年
    自Design Compiler NXT一年前推出以来,已被100多家客户所采用

    重点: 通过采用Design Compiler NXT可以使得报告运行时间大大减少,同时PPA有所提高。...

  • 7月10日, 2020年
    最新的机器学习技术进一步提升了新思科技在QoR方面的领导地位

    重点: IC Compiler II和Fusion Compiler的机器学习技术助力三星将频率提高高达5%,功耗降低5%...

  • 7月07日, 2020年
    硅验证的DesignWare IP核提供业界领先的性能、功耗和面积

    摘要 瓴盛科技采用新思科技广泛的DesignWare IP核组合来降低风险并加快新一代移动芯片组上市 用于USB、MIPI和DDR的高品质DesignWare...

  • 7月01日, 2020年
    通过协作大大缩短了下一代芯片的周转时间

    PrimeTime时序signoff和StarRC提取,可显着提高在多场景、分布式处理运行中吞吐量。通过云计算资源进行多场景分析与优化节省大量成本。合著的白皮书已在台积公司网站开放下载,助力客户运行云上时序signoff流程。新思科技与台积公司(TSMC)和微软的合作已经实现了一项突破性的、可高度扩展的云上时序signoff流程。三方通过长达数月的深度合作加速下一代片上系统(SoC)的signoff。通过在微软Azure平台上使用新思科技PrimeTime®静态时序分析和StarRC™寄生提取,该流程可显著提高吞吐量。

  • 6月24日, 2020年
    使用高质量DesignWare安全IP,保护联网设备免受安全威胁

    新思科技DesignWare®真随机数发生器(TRNG) IP已通过美国国家标准与技术研究院(NIST)密码算法验证体系(CAVP)的验证,为客户终端产品获得低风险联邦信息处理标准(FIPS) 140-3认证铺平道路。新思科技的标准化TRNG IP帮助保护设备及其与其他设备或云的连接。TRNG IP提供对于加密、身份验证、平台安全和高度安全通信而言至关重要的高熵随机数。集成DesignWare TRNG IP可加速FIPS 140-3、通用标准和其他认证,降低物联网、汽车和云通信等的片上系统(SoC)设计风险,并缩短上市时间。

  • 6月23日, 2020年

    助力高性能计算、移动、5G和人工智能SoC设计,新思科技的工具结合台积公司先进制程技术,共同为N5和N6制程的客户提供认证解决方案。与台积公司的战略合作带来了更高性能和超低功耗,并加快了下一代设计的进程。

  • 6月16日, 2020年
    成功流片的5nm DesignWare USB4 PHY测试芯片可以降低支持40Gbps USB规格的SOC开发风险,加快芯片上市时间。

    新思科技宣布推出业界首款完整的DesignWare® USB4™ IP 解决方案,该解决方案由控制器、路由器、PHY和验证IP组成。DesignWare USB4 IP的最高传输速度为40 Gbps,是USB3.2的最高数据传输率的两倍,并可向下兼容USB 3.x和USB2.0系统。DesignWare USB4 IP支持多个高速接口协议,包括USB4、DisplayPort 1.4a TX、PCI Express和Thunderbolt 3,通过一根USB Type-C®数据线即可实现高效的数据传输、高清视频传输,还可以提供电源。

  • 6月09日, 2020年
    新思科技的设计与验证平台及DesignWare接口IP实现了功耗、性能和面积的优化并加快了上市时间

    新思科技与Arm携手合作,帮助Arm包括Arm® Cortex®-A78和Cortex-X1 CPU,以及Mali™-G78 GPU在内最新移动处理器IP的早期采用者,成功实现优化型片上系统(SoC)的流片。

  • 6月08日, 2020年
    Alphawave采用新思科技解决方案加速高速连接IP的设计

    硅IP供应商Alphawave已采用新思科技定制设计平台来加速多标准连接解决方案的设计。Alphawave选择新思科技来替代其原有的设计系统,这是基于其出色的整体设计生产力。

  • 6月03日, 2020年
    高品质DesignWare接口和基础IP提供领先的功耗、性能和面积

    摘要: DesignWare 接口PHY IP包括112G/56G Ethernet、Die-to-Die、PCIe 5.0、CXL、CCIX和内存接口IP,能够支持最高速率...

  • 6月02日, 2020年

    摘要: TensorFlow Lite for Microcontrollers端口可连接到新思科技的DSP增强型DesignWare ARC EM和 HS处理器,支持在资源受限的边缘设备上部署各种机器学习应用...

  • 5月29日, 2020年
    松下部署新思科技解决方案,用于所有模拟、混合信号和射频设计

    摘要: 松下将在所有工艺技术和应用的模拟、混合信号和射频集成电路设计上使用新思科技定制设计平台...

  • 5月28日, 2020年

    通过对超过1,250个商业代码库进行分析, 发现开源安全、许可证合规性和操作风险依然很普遍 2020年5月27日 美国新思科技公司 (Synopsys, Nasdaq:...

  • 5月26日, 2020年
    为高端嵌入式应用带来高达三倍的性能提升

    摘要: 新的64位ARCv3 ISA支持52位物理和64位虚拟地址空间,可以高效地访问更大的存储器 ARC...

  • 5月12日, 2020年
    新思科技在市场执行力和前瞻性方面连续两年获得最高评分

    新思科技宣布其连续四年在Gartner魔力象限应用安全测试中被评为领导者1。报告中,Gartner基于前瞻性和执行力对11家应用安全测试供应商进行了评估。新思科技在执行力和前瞻性方面连续两年都获得了最高评分,分别排在最高及最靠右的位置。

  • 5月08日, 2020年

    新思科技与GLOBALFOUNDRIES双方携手优化22FDX平台signoff的准确性和性能,通过认证的signoff验证解决方案可以提供22FDX DRC运行集。利用IC Validator和22FDX平台的DRC、LVS以及填充等功能为设计流片提供全面的支持。

  • 4月27日, 2020年
    ZeBu的卓越性能助力张量流处理器架构实现一次性流片成功

    重点 ZeBu提供可扩展的硬件仿真容量,用于Groq数十亿门级张量流处理器的全芯片仿真...

  • 4月24日, 2020年
    独特的RTL调整环境可减少物理设计迭代

    RTL Architect是业界首个物理感知RTL分析、优化和signoff系统,该系统基于快速多维预测引擎上,用于实现卓越的RTL设计交付。

  • 4月23日, 2020年
    新思科技Fusion Design Platform的广泛运用加快市场塑造解决方案的实现

    新思科技为博通提供了优化的7纳米设计流程和方法,使其能基于Fusion Design Platform进行大批量生产设计。

  • 4月16日, 2020年
    新款原生System Verilog以太网验证IP核完善了对新思科技112G高速SerDes PHY IP核的验证,更有力支撑高性能云计算方案

    新思科技(Synopsys, Inc. , 纳斯达克股票代码:SNPS)近日推出业界首款以太网800G验证IP 核(VIP)以及通用验证方法(UVM)源代码测试套件。

  • 4月15日, 2020年
    SiFive采用新思科技解决方案的成功经验,为此次合作奠定了基础

    SiFive, Inc.采用Fusion Design Platform™以及Verification Continuum®平台,来加快其客户基于云端的新一代芯片设计。在成功利用新思科技的设计和验证解决方案开发IP核和芯片模板的基础上,SiFive将此类解决方案整合进其基于云端的方法中,为其选定的潜在客户设计定制的芯片,以实现其下一代芯片设计的最佳结果质量(QoR)和最佳结果达成时间(TTR)。

  • 4月14日, 2020年
    混合原型验证解决方案,助力智原科技的客户凭借软硬件并行开发,加快产品上市速度

    智原科技(Faraday Technology Corporation)已采用其原型验证解决方案,来扩展SoC(片上系统)设计服务,进而加快产品上市步伐。该解决方案包括用于SoC架构设计和优化的Platform Architect™以及用来进行软硬件协同设计的基于FPGA(现场可编程逻辑门阵列)的HAPS®原型验证系统。

  • 4月13日, 2020年
    高可靠性的DesignWare 56G PHY,具有低功耗和性能优势

    DesignWare 56G以太网PHY IP核可用于设计新一代完整集成高性能计算和软件定义无线电通信芯片并具有低功耗和高可靠性特点。DesignWare 56G以太网PHY支持PAM-4信号发送,提供全面的信号完整性模型和串扰分析,可加快芯片集成。可配置发射器和DSP接收机采用56G PHY中的数据转换器可降低功耗,并在长距离通道上提高性能。

每页显示 5102550100