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  • 11月21日, 2019年

    三星和新思科技联手提供三星的汽车参考流程使安全关键型设计达到目标ASIL等级。新思科技的差异化解决方案让设计人员能够在设计规划与实现阶段,验证其芯片的安全架构能否实现目标ASIL等级。新思科技的DesignWare汽车级IP已获得ASIL Ready ISO 26262认证,并满足AEC-Q100可靠性要求,并支持汽车质量管理。

  • 11月20日, 2019年
    新协议包含为基于AMD霄龙处理器的服务器,进行ZeBu和VCS软件的优化。

    新思科技与AMD达成一份多年期协议,基于该公司的ZeBu® Server 4仿真系统,加速AMD高性能处理器、图形和游戏项目的验证。作为新协议的一部分,新思科技将会为部署基于AMD霄龙处理器的服务器,优化其ZeBu和VCS®软件。AMD则将借此继续实施其开发战略,利用高性能ZeBu仿真系统提供首批客户支持。AMD和新思科技将会扩大双方成功的仿真合作,在软件驱动功率和性能分析、混合仿真与虚拟主机解决方案以外,为系统级调试和模拟/混合信号仿真提供支持。

  • 11月18日, 2019年
    用于层次化验证的Signoff Abstract Model流程能提供更高性能和容量的同时,不会导致最佳结果质量和调试可见性下降。

    新思科技宣布其VC LP™解决方案被企业移动和信息技术方面的全球领导者三星(Samsung)采用,实现低功耗signoff和静态验证,以最大限度减少大规模复杂芯片设计昂贵的设计迭代。近期扩展的VC LP解决方案包括基于Signoff Abstract Model (SAM)的方法学,使三星能够提升高达5倍的性能和缩减6倍的占用内存,并且与扁平化方式进行的低功耗signoff相比,具有相同的结果质量(QoR)和调试可见性。

  • 11月13日, 2019年
    Astera Labs提供业界首个商业推广的PCIe 5.0计时器芯片

    Astera Labs携手新思科技和英特尔实现完整的PCI Express® (PCIe®) 5.0系统在产业界的首次演示,为下一代服务器负载提供了32GT/s的速度。这项端到端解决方案展示了系统级的多供应商互操作性,包括英特尔PCIe 5.0测试芯片、新思科技用于PCIe 5.0流片验证DesignWare® Controller、PHY IP核以及Astera Labs行业首个用于PCIe 5.0的智能计时器芯片。

  • 11月12日, 2019年
    接口和基础IP核支持在台积公司N5P工艺上开发下一波低功耗移动和高性能云计算芯片

    新思科技与台积公司(TSMC)达成合作,在其5奈米 FinFET 强化版(N5P)制程技术上开发一系列广泛的DesignWare®接口IP核、逻辑库、嵌入式存储器和一次性可编程非易失性存储器(NVM)IP核。依托台积公司5奈米(N5)制程开发的DesignWare IP核解决方案,设计人员能够在移动和云计算设计方面实现性能、密度和功耗目标。此次合作进一步强化了两家公司长期合作关系,为设计人员提供降低风险、实现芯片差异化和加快产品上市所需的高质量IP核。

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